DSpace
 
  Repositório Institucional da Universidade de Aveiro > Departamento de Electrónica, Telecomunicações e Informática > DETI - Dissertações de mestrado >
 Interligação de sistemas IP em redes SDH
Please use this identifier to cite or link to this item http://hdl.handle.net/10773/1997

title: Interligação de sistemas IP em redes SDH
authors: Marques, Bruno Lopes
advisors: Aguiar, Rui Luís Andrade
keywords: Engenharia electrónica
Protocolos de redes
Transferência de dados
issue date: 2009
publisher: Universidade de Aveiro
abstract: No presente trabalho propõe-se estudar as metodologias existentes de integração e implementação do protocolo IP sobre as diferentes tecnologias RPR, ATM, MPLS, Ethernet e HDLC suportadas na rede de transporte de dados SDH. São apresentadas interfaces capazes de suportar um MAC da actual norma do RPR (IEEE 802.17) sobre um meio puramente Ethernet (IEEE 802.3) ou sobre o meio de transporte de dados SDH. Também serão apresentadas interfaces capazes de introduzir tráfego ATM sobre a rede SDH. A primeira parte deste documento, correspondente ao primeiro e segundo capítulo, aborda as necessidades e identifica as interfaces suportadas por um sistema de transporte de dados desta natureza. São também apresentadas algumas soluções comercias existentes no mercado, desenvolvidos por alguns fabricantes e operadores assim como alguns exemplos de ambientes de utilização para este tipo de produtos. A segunda parte corresponde ao terceiro capítulo, e é composta por uma abordagem ao trabalho desenvolvido pelo consorcio SIRAC que envolveu empresas e algumas entidades académicas e de investigação da área das telecomunicações na necessidade de estudo e de desenvolvimento de novas soluções tecnológicas. Foram feitas duas abordagens distintas em que primeiro se estudou uma tecnologia recente, que pretende afirmar-se no mercado (RPR), e por fim outra mais madura (ATM) que permitiu equacionar diferentes cenários de evolução da rede. O quarto capítulo pertence à terceira parte deste documento, onde é descrito todo o desenvolvimento e testes elaborados às interfaces desenvolvidas no decorrer desta dissertação. É também apresentado um estudo referente à tecnologia de micro electrónica FPGA utilizada neste trabalho assim como alguns dados resultantes da síntese e “place and route” efectuados sobre o código HDL desenvolvido. Por fim no quinto capítulo apresentam-se as respectivas conclusões. São ainda apresentados alguns anexos onde se expõe alguns diagramas de algumas entidades lógicas da tecnologia FPGA, bem como código HDL de programação em FPGA para implementação de alguns circuitos de CRC (cyclic redundancy check) paralelos. ABSTRACT: The present work is intended to study the existing methodologies for integration and implementation of the Internet Protocol IP with the RPR, ATM, MPLS, Ethernet and HDLC technologies, based on a SDH environment. Some interfaces are presented to support a RPR (IEEE802.17) MAC on Ethernet or SDH technologies and also interfaces capable of introducing ATM traffic on SDH networks. The first part of this document, corresponding to the first and second chapter, currently approaches the necessity of the interfaces used for a system of this nature, followed of a brief presentation of solutions and existing products in the market, developed by some manufacturers and operators. The second part, corresponding to the third chapter, presents an approach of the work developed in the SIRAC consortium that involved some companies and academic and research institutions in order to study and develop new technology solutions including the RPR and ATM standard technologies. The fourth chapter belong to the third part of this document, where it is described all the development and test made to the interfaces involved in this work. It also presents a FPGA technology study used in this work including synthesis and place and route analyses. Finally in the fifth chapter the respective conclusions are presented. Still some annexes are presented describing some FPGA unit logic diagrams and some HDL code for FPGA programming implementing a CRC (cyclic redundancy check) parallel algorithm.
description: Mestrado em Engenharia Electrónica e Telecomunicações
URI: http://hdl.handle.net/10773/1997
appears in collectionsDETI - Dissertações de mestrado
UA - Dissertações de mestrado

files in this item

file description sizeformat
2009000818.pdf2.87 MBAdobe PDFview/open
statistics

Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.

 

Valid XHTML 1.0! RCAAP OpenAIRE DeGóis
ria-repositorio@ua.pt - Copyright ©   Universidade de Aveiro - RIA Statistics - Powered by MIT's DSpace software, Version 1.6.2