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 Impacto do scaling da tecnologia CMOS no desenho de circuitos digitais
Please use this identifier to cite or link to this item http://hdl.handle.net/10773/1945

title: Impacto do scaling da tecnologia CMOS no desenho de circuitos digitais
authors: Araújo, João Tiago da Rocha
advisors: Martins, Ernesto Fernando Ventura
Alves, Luís Filipe Mesquita Nero Moreira
keywords: Engenharia electrónica
Circuitos integrados
Design de circuitos
Transístores
issue date: 2008
publisher: Universidade de Aveiro
abstract: Este trabalho de dissertação insere-se na área da electrónica digital e visa avaliar as técnicas tradicionais de desenho de circuitos CMOS. O rápido desenvolvimento das tecnologias CMOS, sustentado pelas teorias de scaling, tem vindo a suscitar o interesse na criação de novos modelos analíticos e a proporcionar vários desafios ao nível do projecto de circuitos digitais. A principal motivação deste trabalho prende-se, por isso mesmo, com o estudo do impacto do scaling no desenho e na optimização de circuitos das tecnologias actuais. As técnicas convencionais de desenho foram formuladas há algumas décadas atrás, pelo que a constante redução das dimensões dos dispositivos tem revelado a ineficácia destas mesmas técnicas aplicadas ao projecto de portas lógicas das tecnologias correntes. Deste modo, este trabalho foca-se nalguns desses desafios inerentes ao desenho optimizado de circuitos que utilizem transístores de canal curto. Pretende-se um estudo relativamente amplo, pelo que se propõe a caracterização de diversas portas lógicas CMOS estáticas, utilizando no decorrer do plano de trabalhos cinco tecnologias diferentes. O desenho das portas lógicas é feito no ambiente integrado do Cadence, enquanto o trabalho de caracterização utiliza o simulador Spectre. ABSTRACT: This thesis presents aspects that are related with the digital electronic design area, and aims to evaluate the traditional design techniques of CMOS circuits. The sudden development of CMOS technology, supported by scaling theories, has already led to the interest in creating new analytical models, and simultaneously has posed various challenges in the design of digital circuits. The main contribution of this thesis is the study of the impact of scaling in the design and optimization of digital circuits in current CMOS technologies. The conventional design techniques were advanced a few decades ago, hence the constant reduction shows that these techniques are no longer appropriate for the project of logic gates optimized, for the current technologies. Therefore, all the work related with this thesis could not avoid some challenges associated with the design of optimized circuits with short-channel devices. It is a relatively wide study, so the characterization of static CMOS logic gates is done recurring to five different technologies along the planning of work. The design of the logic gates is made with the Cadence tools, while the work of characterization of these gates uses the simulator Spectre.
description: Mestrado em Engenharia Electrónica e Telecomunicações
URI: http://hdl.handle.net/10773/1945
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