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http://hdl.handle.net/10773/29716
Title: | Transform co-processor for AV1 video coding standard |
Other Titles: | Co-processador da transformada para o codificador de vídeo AV1 |
Author: | Inocêncio, Miguel Oliveira |
Advisor: | Navarro, António Agostini, Luciano |
Keywords: | Video Coding AV1 Transform Coding DCT FPGA |
Defense Date: | Dec-2019 |
Abstract: | This dissertation presents a study made of the video coding standard AV1.
The research provides statistical results referring to various encoding options, such as the most commonly used Transform kernel, vector sizes, the
number of bits used in cosine approximations, amongst others. With the
gathered results, optimization measures were implemented on the reference
encoder, achieving a 3% decrease in the total encoding time, with 81%
reduction in the memory used to store cosine coefficients.
The algorithm implemented in software was then described in VHDL, obtaining two implementable architectures. The first allows a high degree of
parallelization, obtaining all transformed vector sizes within 22 clock cycles,
being able to maintain FHD video at 30 frames per second, at an operating
frequency of 187 MHz. The second minimizes the amount of logic, although
it does not allow the calculation of multiple vector sizes in parallel. This
implementation was synthesized and tested on a Nexys 4 board, occupying
79.93% of total FPGA area and 50 mW consumption. On the hardware kit
on which it was implemented, this architecture is able to process HD video
at 30 frames per second. Esta dissertação apresenta o estudo efetuado sob o formato de compressão de vídeo AV1. A investigação realizada resultou em dados estatísticos referentes a diversas opções de codificação, tais como o kernel da transformada mais utilizado, os tamanhos de vetores utilizados, o número de bits utilizado nas aproximações de cossenos, entre outros. Com os resultados obtidos, foram implementadas medidas de otimização no codificador de referência, obtendo-se uma melhoria de 3% no tempo total de codificação, com uma redução de 81% na utilização de memória dedicada às aproximações do cosseno. O algoritmo implementado em software foi de seguida descrito em VHDL, tendo sido obtidas duas soluções. A primeira permite um elevado grau de paralelização, obtendo todos os diferentes tamanhos de vetores transformados em 22 ciclos de relógio, sendo capaz de codificar vídeo FHD a 30 imagens por segundo, com uma frequência de operação de 187 MHz. A segunda minimiza a utilização de lógica, a custo de não permitir o cálculo de vários tamanhos de vetores simultaneamente. Esta última solução foi sintetizada e testada numa placa Nexys 4, ocupando 79.93% da área total da FPGA e 50 mW de potência consumida. No kit de hardware no qual foi implementada, esta arquitetura ´e capaz de processar vídeo HD a 30 imagens por segundo. |
URI: | http://hdl.handle.net/10773/29716 |
Appears in Collections: | UA - Dissertações de mestrado DETI - Dissertações de mestrado |
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