Implementação em FPGA da cadeia Tx downlink de uma DU 4G

Abstract

A tecnologia LTE e, posteriormente, o LTE-Advanced, também conhecida como a quarta geração móvel ou 4G, são os standards de comunicação móvel em vigor actualmente, e servirão de ponte para o futuro, o 5G. Apesar da tecnologia 5G se encontrar em desenvolvimento e estarmos relativamente perto desta ser uma realidade, é importante notar que as redes 5G terão de estar preparadas para suportar a tecnologia 4G. A implementação de uma arquitectura versátil da cadeia Tx Downlink de uma DU 4G, será muito útil futuramente, nomeadamente no processo de integração da tecnologia 4G em redes 5G. A garantia de compatibilidade com tecnologias precedentes, especialmente no processo de transição entre standards, é fundamental no mundo das telecomunicações. Além disso, o facto de termos a camada phy-low 4G implementada em FPGA permitirá testar toda esta arquitectura com terminais actuais. A escolha do Split 7.1 e a consequente implementação da DU 4G, advém da versatilidade ao nível de fronthaul, nomeadamente o suporte de técnicas de processamento MIMO, CoMP e digital beamforming, assim como da capacidade de integração com OAI. A maior taxa de transmissão de dados que resultam do LTE, veio exigir mais da componente de processamento em todas as partes do sistema de rede móvel. As FPGAs podem ser um bom suporte de todo este processamento de sinal LTE. Numa era onde o desempenho é a base de tudo, as FPGAs destacam-se no que toca à realização de tarefas em paralelo, parte essencial ao processamento digital de sinal. O objectivo desta dissertação consiste na implementação da cadeia Tx Downlink de uma DU, referente à tecnologia LTE, em FPGA. Para o desenvolvimento da cadeia de processamento de sinal LTE foi usado o Simulink, uma ferramenta de simulação integrada no software MATLAB, que permite modelar, simular e analisar sistemas dinâmicos. O código VHDL, para posterior implementação em FPGA, foi gerado através do HDL Coder, uma ferramenta integrada no software MATLAB, que gera código VHDL e Verilog a partir de funções MATLAB e modelos Simulink. A análise e validação de resultados é feita através da comparação com um sinal de referência obtido através da toolbox LTE Downlink RMC Generator do MATLAB. A FPGA escolhida para implementação foi a Xilinx Zynq ZCU102, e todo o trabalho em VHDL foi desenvolvido em Vivado.

LTE technology and later on, LTE-Advanced, also known as the fourth mobile generation or 4G, are the current standards of mobile communication, and will serve as a bridge to the future, the 5G. Although the 5G technology is still in development and we are relatively close to see it as a reality, it is important to note that 5G networks must be prepared to support 4G technology. The implementation of a versatile architecture regarding a Tx Downlink chain of a DU 4G, can be really useful in the future, particularly in the process of integration of 4G technology on 5G networks. Ensuring compatibility with previous technologies, especially in the transition between standards, is essential in the world of telecommunications. In addition, the fact that we have the phy-low layer of 4G implemented in FPGA will allow us to test all this architecture with current terminals. The choice of the Split 7.1 and consequent implementation of the DU 4G, comes from the fact that, at this particular level, it provides us versatility regarding the fronthaul, such as, the support of MIMO processing techniques, CoMP and digital beamforming, as well as the ability to integrate the DU with OAI. The higher rate of data transmission that results from LTE has demanded more from the processing components in all parts of the mobile network system. FPGAs can be a good support for all this LTE signal processing. In an era where performance is the base of everything, FPGAs stand out in parallel tasks, essential part of the digital signal processing. The purpose of this dissertation is to implement the Tx Downlink chain of a DU, based on 4G-LTE standard, in an FPGA. Simulink, a simulation tool integrated in MATLAB software, which allows modeling, simulation and analysis of dynamic systems, was used for the development of the LTE signal processing chain. For VHDL code generation, to implement in FPGA, it was used the HDL Coder, a tool integrated in the MATLAB software, which generates VHDL and Verilog code from MATLAB functions and Simulink models. The analysis and validation of the results is done by comparison with a reference signal obtained through the toolbox LTE Downlink RMC Generator of MATLAB. The FPGA chosen for implementation was the Xilinx Zynq ZCU102, and the whole work in VHDL was developed in Vivado.