FPGA implementation of a 5G-NR DU downlink Tx chain

Abstract

The current mobile telecommunications generation (4G) has brought major changes to the society, allowing for a rise both in the cellular connections and in the data traffic. This growth anticipates the emergence of 5G networks with a wide range of services and a greatly increased number of connected devices. This new generation will allow for new scenarios of communication, more challenging and complex than the current current ones, designed as URLLC (Ultra Reliable Low Latency Communications), eMBB (enhanced Mobile BroadBand) and mMTC (massive Machine Type Communications), in which specifications such as ultra low latencies, extremely high data rates and high connection densities will be part of these scenarios, which will pave the way for new applications like Industry 4.0. The growing need for a more capable and efficient network leads to a new paradigm of Radio Access Network, leaving behind the traditional architecture of the RAN and move towards a more flexible architecture capable of being adapted to different scenarios. The eNB from the 4G (LTE) split up into CU, DU and RU in 5G (NR) and along the RAN processing chain there is now the possibility to split functions between the CU and DU, creating this way different solutions according to the needs. This dissertation focus will be on the modelation of the DU functios on a downlink Tx chain, based on a split option 7.1, embodying the CP-OFDM modulation functions. This modelation will be implemented on an high level language and will posteriorly be converted into RTL in order to be implemented in a programmable logic device. The major concepts will be studied, alongside the architectures and specifications of 5g/NR, with a major focus on the physical layer. The modelation will be developed in Matlab alongside the 5G Toolbox. Simulink will be used after to develop an architecture of the created Matlab model, which will be synthesized with HDL Workflow Advisor directly onto RTL to be posteriorly validated with Integrated Logic Analyser cores on a FPGA.

A atual geração de comunicações móveis (4G) possibilitou grandes alterações no nosso quotidiano, permitindo um enorme crescimento do número de terminais e conexões celulares assim como um grande aumento de tráfego de dados. Este crescimento antecipa o surgimento das redes 5G com uma panóplia crescente de serviços e um elevado número de dispositivos heterogéneos conectados. Essa nova geração irá proporcionar novos cenários de comunicação, mais desafiantes e complexos que os atuais, designados por URLLC (Ultra Reliable Low Latency Communications), eMBB (enhanced Mobile BroadBand) e mMTC (massive Machine Type Communications), em que características como latências muito baixas, débitos extremamente elevados e altas densidades de conexões farão parte desses casos de utilização, que abrirão portas a novas aplicações, como por exemplo a Indústria 4.0. Devido à necessidade de uma rede cada vez mais eficiente e mais capaz surge assim um novo paradigma em relação às redes de acesso, havendo a necessidade de abandonar a arquitetura tradicional da RAN e alcançar uma solução mais versátil que se possa adaptar a cenários variados. Do 4G (LTE) para o 5G (NR) há diferenças fundamentais ao nível da arquitetura da rede de acesso rádio em que o eNB LTE se dividiu em CU, DU e RU e surgem assim ao longo das cadeias de processamento da RAN a possibilidade de dividir funções entre a CU e a DU, podendo criar assim uma solução diferente de acordo com as necessidades. Esta dissertação irá focar-se na modelação das funções realizadas pela DU na cadeia de downlink Tx, tendo em conta uma decomposição funcional (split option) 7.1, englobando as funções de modulação de CP-OFDM. Esta modelação será implementada em linguagem de alto nível e posteriormente convertida em RTL para implementação num dispositivo de lógica programável. Para tal irá proceder-se ao estudo de conceitos básicos, arquiteturas e especificações do 5G/NR, especialmente respetivas à camada física. A modelação será realizada em Matlab com uso da toolbox 5G para geração da Resource Grid e para comparação de resultados. Posteriormente será utilizado Simulink para criar uma arquitetura a partir do modelo desenvolvido, arquitetura essa que será sintetizada com a ferramenta HDL Workflow Advisor diretamente para RTL de forma a poder ser validado numa FPGA recorrendo ao uso de cores do Integrated Logic Analyzer.