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Title: Sistemas de comunicação SOH a 622 Mb/s: implementações em CMOS
Author: Cardoso, Eduardo Manuel de Vasconcelos
Advisor: Santos, Dinis Gomes de Magalhães dos
Defense Date: 1999
Abstract: As comunicações digitais de elevada taxa de transmissão, implementadas sobre fibra óptica, estão constantemente sob pressão para a disponibilização de maiores larguras de banda a menores custos. Tradicionalmente, os sistemas a 622.08 Mb/s foram implementados em tecnologias de arsenieto de gálio (GaAs). Com a evolução das tecnologias de semiconductores, é já possível utilizar tecnologias bipolares para implementar o interface opto-eléctrico e os circuitos associados a este processo. Para as restantes aplicações de controlo, gestão e mapeamento começam já a aparecer circuitos em tecnologia CMOS implementando estas funções. A utilização de uma tecnologia CMOS de baixo custo também para a interface opto-eléctrica contribuiria para uma nova redução do custo de produção do sistema a 622.08 Mb/s. Uma abordagem analógico-digital recorrendo a técnicas de desenho arrojadas permitiu implementar um circuito que desempenha as funções referidas. A base da estrutura é uma lógica digital simples (dinâmica ou estática rápida), apoiada por Delay-Locked Loops (DLLs) e Phase-Locked Loops Digitais (D-PLLs). O layout foi implementado através do desenho full-custom em silício, utilizando uma tecnologia de 0.8 mm (single well, double poly, double metal) disponível através do programa europeu Europractice. O circuito desenvolvido é composto por um emissor e um receptor. No lado emissor, é realizada a operação de serialização do sinal de dados do barramento paralelo com 8 ou 16 bits e é ainda implementado o buffer de ataque para o sinal série, criando-se uma saída diferencial com níveis de saída compatíveis com PECL. Opcionalmente pode ser activada a funcionalidade de scrambling do sinal de dados. No lado receptor, são realizadas as operações de amplificação do sinal recebido a 622.08 Mb/s, recuperação de relógio, sincronização de trama e paralelização do sinal de dados para um barramento paralelo de 8 ou 16 bits. Também opcionalmente pode ser activada a função inversa de scrambling, para recuperação da informação original. O circuito projectado permite demonstrar a possibilidade de utilização de uma tecnologia CMOS de baixo custo para implementar na totalidade um interface de linha para sistemas de 622.08 Mb/s. Adicionalmente este circuito, apresenta óbvias vantagens em relação às soluções comerciais disponíveis devido à integração obtida. Estas, ao necessitarem de múltiplos circuitos, aumentam a complexidade da estrutura do sistema.
High-speed optical communications, implemented over optical fiber, has been under great pressure for higher bandwidth and lower production costs. Traditionally, 622.08 Mb/s links have been implemented in Gallium Arsenide (GaAs) technology. With the development of semiconductor technology this has given way to bipolar techniques for the opto-electrical interface and ancillary circuitry, with CMOS being used whenever possible, e. g., for control, management and mapping applications. The use of low-cost CMOS for the opto-electrical interface as well would be interesting, as it would greatly reduce the cost of 622.08 Mb/s systems. A mixed analog-digital approach, using innovative design and layout techniques, led to a system that can accomplish this. The basis for the proposed structure is simple logic, both dynamic and fast static. Use is also made of delay-locked loop (DLL) and digital phase-locked loop (D-PLL) techniques. The circuit was implemented in a readily available 0.8 mm, single well, double poly, double metal technology, through a full custom approach. Both a transmitter and a receiver were implemented in the system. At the transmitting end, serialization of the parallel 8- or 16-bit input word is performed, along with formatting of the data and buffering in order to make it differential PECLcompatible. As an option, a scrambling function may be provided. At the receiving end, the 622.08 Mb/s serial input data is firstly amplified, then clock recovery, frame synchronization and de-serialization into 8- or 16-bit format are performed. As an option, a de-scrambling function is available as well, in order to correctly recover the transmitted data. The circuitry described in this work is a demonstration of how a low cost CMOS technology can be used for high-speed optical communication with no degradation of performance over more expensive solutions. The proposed circuit, being a single-chip solution (as opposed to multi-chip) also presents some additional advantages from a production point of view.
URI: http://hdl.handle.net/10773/26220
Appears in Collections:DETI - Dissertações de mestrado
UA - Dissertações de mestrado

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