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http://hdl.handle.net/10773/15442
Title: | A fast motion estimation algorithm and its VLSI architecture for high efficiency video coding |
Other Titles: | Algoritmo de estimação de movimento e sua arquitetura de hardware para HEVC |
Author: | Nalluri, Purnachand |
Advisor: | Navarro, António Alves, Luís Filipe Mesquita Nero Moreira |
Keywords: | Engenharia electrotécnica Vídeo digital Codificação de imagem Compressão de imagem Movimento - Estimação Algoritmos Arquitectura de computadores FPGA (Field programmable gate arrays) |
Defense Date: | 2016 |
Publisher: | Universidade de Aveiro |
Abstract: | Video coding has been used in applications like video surveillance, video
conferencing, video streaming, video broadcasting and video storage. In a
typical video coding standard, many algorithms are combined to compress a
video. However, one of those algorithms, the motion estimation is the most
complex task. Hence, it is necessary to implement this task in real time by
using appropriate VLSI architectures. This thesis proposes a new fast motion
estimation algorithm and its implementation in real time. The results show that
the proposed algorithm and its motion estimation hardware architecture out
performs the state of the art. The proposed architecture operates at a
maximum operating frequency of 241.6 MHz and is able to process
1080p@60Hz with all possible variables block sizes specified in HEVC
standard as well as with motion vector search range of up to ±64 pixels. A codificação de vídeo tem sido usada em aplicações tais como, vídeovigilância, vídeo-conferência, video streaming e armazenamento de vídeo. Numa norma de codificação de vídeo, diversos algoritmos são combinados para comprimir o vídeo. Contudo, um desses algoritmos, a estimação de movimento é a tarefa mais complexa. Por isso, é necessário implementar esta tarefa em tempo real usando arquiteturas de hardware apropriadas. Esta tese propõe um algoritmo de estimação de movimento rápido bem como a sua implementação em tempo real. Os resultados mostram que o algoritmo e a arquitetura de hardware propostos têm melhor desempenho que os existentes. A arquitetura proposta opera a uma frequência máxima de 241.6 MHz e é capaz de processar imagens de resolução 1080p@60Hz, com todos os tamanhos de blocos especificados na norma HEVC, bem como um domínio de pesquisa de vetores de movimento até ±64 pixels. |
Description: | Doutoramento em Engenharia Eletrotécnica |
URI: | http://hdl.handle.net/10773/15442 |
Appears in Collections: | UA - Teses de doutoramento DETI - Teses de doutoramento |
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